Métodos prácticos de medición para el post "Optimización de cristales de cuarzo para circuitos integrados" - Secciones G y 6
Al artículo de la enciclopedia : Adaptación óptima de cristales a circuitos integrados
De qué se trata
Una mala disposición de la placa de circuito impreso puede hacer inutilizable incluso un cristal óptimamente seleccionado. Al mismo tiempo, la disposición afecta a varias propiedades simultáneamente: capacitancia parásita, reserva de |-Rneg|, fluctuación, comportamiento EMC y respuesta transitoria. Este post describe una prueba estructurada que se utiliza para validar finalmente un diseño de cristal en la placa terminada.
Lista de comprobación del diseño (comprobación del diseño)
Antes de la medición, el layout se comprueba con las reglas de diseño establecidas:
| Regla | Criterio | Prueba |
|---|---|---|
| Posición | Cuarzo + C1, C2 directamente en IC | Distancia < 5 mm a XIN/XOUT |
| Simetría | Líneas C1/C2 de igual longitud | ±1 mm de diferencia |
| Aislamiento | Sin señales debajo o al lado del cuarzo | Anillo alrededor del cuarzo ≥ 2 mm |
| plano de tierra | Sin plano GND directamente debajo del cuarzo | receso en todas las capas | Isla de GND | Zona GND dedicada para C1, C2 | Conexión dedicada a GND principal |
| Carcasa de cuarzo | Pads #2/#4 en GND (cerámica de 4 pads) | conexión directa, < 1 mm |
| protección | Sin cambio de capas bajo el cuarzo | Vias exteriores |
| EMV | Distancia a las líneas del reloj | ≥ 5 mm a las líneas del reloj |
| Humedad/trayectorias de filtración | Distancia de revestimiento conformado | Considerar entorno adverso |
.
Validación del diseño basada en mediciones
Las siguientes mediciones en la placa acabada revelan los puntos débiles típicos del trazado:
Validación 1: medición del jitter a la salida del oscilador
- Osciloscopio ≥ 1 GHz con función de análisis de jitter (period jitter, cycle-to-cycle jitter)
- Punto de medición: salida de la señal de reloj conducida por el oscilador de cristal (salida PLL, pin SYSCLK, pin de velocidad de baudios UART)
- Expectativa: period jitter < 30 ps RMS para aplicaciones estándar; < 10 ps RMS para USB, Ethernet, HDMI
.
Un jitter aumentado (< 50 ps RMS) indica acoplamiento de señales vecinas, conexión a tierra inadecuada o un nivel de accionamiento demasiado bajo.
<p<h3>Validación 2: prueba previa de CEM - sonda de campo cercano
- Sonda de campo cercano (campo H, 10 - 30 mm de diámetro) con analizador de espectro o Signalhound BB60C
- Escaneo de la zona a través de cuarzo, condensadores e IC
- Expectativas: Frecuencia fundamental visible, claramente dominante. Armónicos atenuados.
Señales de alarma: armónicos elevados (> 3er orden) o emisiones claras en puntos alejados del cristal indican problemas de acoplamiento y disposición. (Véase también el estudio de caso https://www.petermann-technik.de/praxis-wissen/40mhz-quarz-emv-verbessern-fallbeispiel.html
Validación 3: fuerza de acoplamiento VCC
- Inyecte un inyector de ruido o un generador de funciones en la línea VCC (ruido de 50 a 200 mVpp, ancho de banda de 10 kHz a 100 MHz)
- Observe la estabilidad de frecuencia y el jitter en la salida
.
Expectativas: La frecuencia varía en < 2 ppm, el jitter se mantiene dentro del rango especificado. Las desviaciones fuertes indican un desacoplamiento VCC local insuficiente en el circuito integrado del oscilador.
<p<h3>Validación 4: Arranque en frío
- Cámara climatizada a -40 °C (o pulverización en frío), VCC a Vmin
- Al menos 30 procesos de encendido. Cada uno debe oscilar sobre seguro (ver post sobre tiempo de arranque)
.
El error de disposición más común que sale a relucir aquí: Cpar demasiado alto, lo que provoca que |-Rneg| caiga por debajo de ESR en el peor de los casos.
<p<h3>Validación 5: Perfil de temperatura en la carcasa de cuarzo
- Cámara de imágenes térmicas o termopar directamente en la carcasa de cuarzo
- Expectativa: carcasa de cuarzo < 5 K por encima de la temperatura ambiente
.
Si el cuarzo se calienta mucho (> 10 K), el nivel de accionamiento es demasiado alto - véase el post sobre la medición del nivel de accionamiento. Las consecuencias son el envejecimiento acelerado y la deriva.
Errores de disposición frecuentes y su firma de medición
| Errores de disposición | Firma de medición típica | Remedio |
|---|---|---|
| Área GND bajo cuarzo | Desplazamiento de frecuencia +5 a +20 ppm, Cpar > 4 pF | Recorte GND en todas las capas |
| Long leads (> 10 mm) | Aumento de la fluctuación, tiempo de inicio prolongado | enrutamiento acortado, cuarzo más cerca de IC | C1/C2 colocados asimétricamente | Amplitudes diferentes en XIN/XOUT, nivel de accionamiento asimétrico | Enrutamiento simétrico | Línea de reloj cerca del cuarzo | Bandas laterales en el espectro, mayor fluctuación de fase | Distancia ≥ 5 mm, si es necesario. Conductor GND en medio |
| Sin condensador de bloqueo local (100 nF) en IC VCC | Deriva de frecuencia con cambios de carga | 100 nF + 10 nF lo más cerca posible del CI |
| Vías bajo cuarzo | Aumento del jitter, EMC deficiente | Vía espacio libre bajo el cuarzo, ajuste el enrutamiento | Almohadillas de carcasa de cuarzo flotantes | Sensible a la proximidad de la mano, acoplamiento EMC | Pads #2/#4 directamente en GND |
Aprobación final del diseño
Recomendamos una tabla de pruebas resumida antes de la aprobación en serie. Todos los puntos deben superarse en el punto de funcionamiento más desfavorable (Vmin, -40 °C o +85 °C según la aplicación, tolerancia de los componentes en el peor de los casos):
<p| Punto de prueba | Objetivo | Aceptación |
|---|---|---|
| Precisión de frecuencia a +25 °C, Vnom | ± < 5 ppm | Pass |
| Ganancia-Margen (|-Rneg| / ESR) Peor-Caso | ≥ 3 (Industria) / ≥ 5 (Automoción) | Pasa |
| Start-Up-Time Worst-Case | < 3× valor típico a +25 °C | Pass | Nivel de conducción | ≤ 60% del valor de la hoja de datos del cuarzo | Pass |
| Period jitter | < application request | Pasa | Cpar del método de frecuencia | dentro de la hipótesis de diseño ±0.5 pF | Pasa | Comprobación de campo cercano VEM | sin emisiones perceptibles excepto cuarzo frecuencia útil | Pasa |
| Prueba de ciclos de temperatura 10 ciclos -40/+85 °C | sin fallos de arranque, sin deriva > 10 ppm | pass |
Mejores prácticas de diseño en tres líneas
Las reglas más importantes de un vistazo 1. Cuarzo + C1, C2 compactos y directamente sobre el CI, enrutamiento simétrico, líneas cortas. 2. No hay zona GND ni señales bajo el CI. Sin zona GND y sin señales bajo el cristal, isla GND dedicada para los condensadores. 3. Almohadillas de alojamiento #2/#4 en cristales cerámicos de 4 almohadillas en GND - defina esta conexión al principio y no la cambie después para la ecualización de frecuencias. |
.
Más información
Los principios de disposición se describen en la guía práctica "Adaptación óptima de cristales a circuitos integrados" (secciones G y 6). Este post complementa la guía con la validación basada en mediciones en la placa terminada: desde la comprobación del jitter hasta la aceptación del peor caso.</p
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